Library Managerのメニューから、[File] → [New] → [Cell View...]で、下記のセルを作成し、回路図エディタで2入力NANDの回路を入力する。MOSFETのプロパティ値のうち、先ずは設計規則の最小値である L(Gate Length) = 180n を入力する。L は小さいほどMOSFETの性能は高いが、製造ばらつきが発生しやすくなる。CMOS論理回路は、ノイズマージンが大きいため（即ち、製造ばらつきに対するマージンも大きいため）、L として設計規則の最小値を使用するのが普通である。W (Width) は、まだ決まっていないので、適当に W(Width) = 8u としておく。通常はn-ch MOSFET で、WはLの10倍程度あればよいが、Wを大きくすると大きいファンアウト数（後章で説明）に対応できるため、少し大きめにWの値を設定してみよう。

セルの作成情報

Library	ic1
Cell	NAND2
View	schematic
Type	schematic
Open with	Schematics XL
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2入力NAND回路

使用するインスタンス

Library	Cell	View	Property
vdecRO180PDK	nmos18sp	spectre	Gate Length = 180n Width = 8u
vdecRO180PDK	pmos18sp	spectre	Gate Length = 180n Width = 8u
analogLib	vdd	symbol
analogLib	vss	symbol

インスタンスとして使用できるようにsymbol viewも作成しておく。回路図エディタのメニューより、[Create] → [Cellview] → [From Cellview...] を選び、Cellview From Cellviewフォームで、Library = ic1, Cell Name = NAND2, From View Name = schematic, To View Name = symbol となっていることを確認して、OKをクリック。Symbol Generation Options フォームが起動するので、Left Pins = A B, Right Pins = X となっていることを確認して、OKをクリックすると、シンボルエディタに四角いシンボルが表示される。形が気に入らなければ編集する。保存してシンボルエディタと回路図エディタを終了する。

Library Managerにより、テストベンチ tb_NAND2 のセルを作成する。配線が完了したら、NAND2の入力と出力に配線に、それぞれ IN, OUT の配線名（ラベル）を付けておくこと。

Library	ic1
Cell	tb_NAND2
View	schematic
Type	schematic
Open with	Schematics XL
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2入力NAND回路のテストベンチ

使用するインスタンス

Library	Cell	View	Property
ic1	NAND2	symbol	なし
analogLib	cap	symbol	Capacitance = 10f
analogLib	vdd	symbol	なし
analogLib	vss	symbol	なし
analogLib	gnd	symbol	なし
kanazawa	SUPPLY	symbol	VDD = 1.8 VSS = 0
analogLib	vdc	symbol	DC voltage = 0

テストベンチの回路図エディタのメニューより、[Launch] → [ADE XL]を選ぶ。Launch ADE XLフォームが表示されるので、Create New View にチェックを入れて、OKボタンをクリック。Create new ADE XL viewフォームが起動するので、View 欄が adexl となっていることを確認してOKボタンをクリックすると、ADE XL (Analog Design Environment XL)が起動し、Library Managerにadexl viewが作成される。

ツールバーより、Create Test（歯車アイコン）または adexlタブの中に記載された、click hereの文字をクリックする。Choosing Designフォームが表示されたら、tb_NAND2の文字色が反転しているのを確認して、OKボタンをクリック。ADE XL Test Editor が起動するので、下記のように設定を行う。

1. Setupメニュー
   [Setup] → [Simulator...] を選択し、Simulator欄にspectreが表示されているのを確認してOKボタンをクリック。[Setup] → [Model Libraries...]を選ぶと、Model Library Setupフォームが表示されるので、>Click here to add model file<という文字の右側の...ボタンをクリックすると、ファイルの選択画面になる。modelsディレクトリの中へ入り、bu40n1typ.inc というファイルを選んでOPENボタンをクリック。Model Library SetupフォームのOKボタンをクリックする。[Setup] → [Environment...]を選ぶと、Environment Optionsフォームが表示されるので、uesrCmdLineOption 欄に -csfe を入力して、OKボタンをクリック。

   Choose Analyses...ボタン

   Choosing Analyses フォームで、下記の設定を行う。この設定により、NAND2の入力に接続された電圧源が、0V〜1.8Vまで電圧掃引される。

   Analysis欄	dc
   Save DC Operating Point	Checkを入れる
   Sweep Variable欄	Select Componentボタンをクリック 回路図エディタがフォーカスされるので、入力に接続されたvdcをクリック。 Select Component Parameterフォームでdcをクリック
   Sweep Range欄	Start-Stopにチェック Start = 0, Stop = 1.8
   Enabled	Checkを入れる

   Setup Outputs...ボタン

   Setting Outputsフォームで、From Schematicボタンをクリックすると、回路図エディタが表示されるので、nand2の入力と出力に繋がる配線を順次クリックしていく。青色の配線部分をクリックするように注意すること。選択し終わったら、ESCキーで、選択モードを解除し、Setting OutputsフォームのOKボタンをクリックして終了。

   シミュレーションの実行

   ここまでの設定で、シミュレーションを実行し、回路が正しく動作することを確認する。シミュレーションの実行は、ADE XLのシミュレーション実行ボタン（緑の三角マークのアイコン）をクリックすると開始される。インバータと同じような直流伝達特性が表示されたら成功。

ここでは、n-ch MOSFETのWを W = 8um に固定して、p-ch MOSFET の最適なWを求める。

1. ADE XLのtb_NAND2タブをクリックし回路図を表示し、[Edit] → [Hierarchy] → [Descend Edit...]を選び、NAND2のシンボルをクリックすると、Descendフォームが起動するので、OKボタンをクリック。NAND2の中のトランジスタレベルの回路が表示される。
2. ADE XLのメニューより、[Window] → [Assistants] → [Parameters, Sweeps, and Corners Setup]を選択すると、ADE XLの右側に、Parameters,...ウインドウが追加される。
3. 回路図ウインドウでM2とM3をSHIFTを押しながらクリックして選択（SHIFTを押しながらクリックで複数選択）。選択された M2, M3が、Parameters, Sweeps, and Corners Setupウインドウ（右側に現れたウインドウ）のInst欄に表示される。この状態で、Matchボタンをクリックすると、Data Viewウインドウの M3/w 欄に M2/w@ が表示される。これは、M3のパラメータWをM2のパラメータWの値と一致させるということを表している。
4. Parameters,...ウインドウ（右側の窓）の M2右の+をクリックして展開し、wの数値欄をクリックして、 4u:2u:12u を入力する（初期状態は 8u となっているはず）。これは、M2のWの値を、4um〜12um の範囲で、2um ステップで値を変化させるということを表している。Data Viewウインドウ（左側の窓）の Parametersを展開し、M2/w 4u:2u:12u が表示され（M2/wはM2のパラメータWを表す）、設定が反映されたことを確認する。
5. この状態でシミュレーションを実行すると、Wを変化させたときの直流伝達特性のグラフが表示されるので、もっともノイズマージンの大きいWの値を調べてみよう。

   
   パラメータ・スイープの設定

パラメータ・スイープの結果から、恐らく、p-ch MOSFETの最適なゲート幅Wは、6um〜8um程度になったはずである。ここでは、W = 8um を仮定して実習を進める（W = 6um などの値にしてもよい）。得られたMOSFETの寸法を、プロパティフォーム（qキー）で設定しなおす。ここでは、W = 4um のMOSFETを2個並列接続して、W = 8um のMOSFETと等価なMOSFETにすることを指定している。このため、並列接続の個数を表すMultiplierというパラメータを使用する。パラメータを設定したら、最後に、正確なシミュレーションを実行して動作確認する。パラメータ・スイープの設定を無効にするため、Data Viewウインドウで、Parameters左側のチェックマークを外してからシミュレーションを行うこと。

M0, M1, M2, M3

Gate Length = 180n Width = 4.0u Multiplier = 2 Drain diffusion area = 0.2p Source diffusion area = 0.2p Drain diffusion periphery = 9u Source diffusion periphery = 9u

[解説] Multiplier = 2 というプロパティは、2個のMOSFETを並列接続することを意味している。従って、W = 8um の MOSFET 1個と等価である。ゲート電極が、L = 180nm に対して、W = 8um とするとゲート電極が細長い形状となるため、ゲートのpoly-Siの抵抗が無視できなくなる。ゲートpoly-Siの抵抗は回路の性能に影響するため（後章で説明する）、ゲート電極があまり細長くならないように W の小さなMOSFETを複数使用して等価的に W の大きいMOSFETを実現する（分割されたMOSFETはフィンガーと呼ばれる）。経験的にW/L > 60 とならないようにMOSFETを分割する。また、Drain diffusion area, Source diffusion area は、それぞれMOSFETの上から見たドレインの面積とソースの面積を表す。ドレインやソースの面積が大きいと、ドレインやソース領域底面と側面のpn接合容量が大きくなり、回路性能に影響するため（後章で説明）、できるだけドレインとソースの面積が小さくなるようにレイアウトを行う。また、Drain diffusion periphery, Source diffusion periphery はドレインとソースの周辺長を表す。pn接合は辺（側面）にもあるので、この値も小さい方がよい。

下記に同じNAND機能を持つ等価なCMOS回路の形式を示す。Multiplier = 2 とした場合、レイアウトエディタは、2番目の2-finger NANDの形式と理解するようだ。Balanced NANDも、2-finger NANDの一種と考えられるが、M1とM0の対称性がよいため、より高性能であり、レイアウトの対称性も良い。本実習では、2番目の2-finger NANDの形式を採用する。

1-finger NAND (Multiplier = 1)

2-finger NAND (Multiplier = 2)

Balanced NAND