OpenMPWの設計環境構築メモ / Akio Kitagawa

OpenLane設計フロー

GuiHubのefabless/OpenLaneで説明されているOpenLaneのフローを簡略化すると左図のようになる。標準的なスタンダードセルの設計フローであり、大まかに見ると、論理合成（黄） -> 配置配線（緑） -> 物理検証（青）を自動的に行っている。各設計工程に関する用語は下表のとおり。

工程内容
RTL Synthesis ハードウエア記述言語コードからの論理合成
STA 遅延時間に基づく回路の動作・性能解析
DFT 誤動作を検出するための回路の追加
Floorplanning チップ上への回路と配線の配置計画
Placement 回路を構成する論理ゲートのチップへの配置
CTS 全ての回路に同時にクロック信号を届ける供給経路の作成
Global Routing 長距離配線の作成
Diode Insertion 製造中のトランジスタ破損を防ぐディスチャージ回路の挿入
LEC 作成された回路の論理的等価性検証（フォーマル検証）
Detailed Routing 全ての配線の作成
RC Rxtraction 配線抵抗、配線容量と遅延時間の算出
GDS2 Streaming レイアウトデータの標準フォーマット(GDS II)への変換
Physical Verification DRC、LVS、アンテナルールなどの検証

新規プロジェクトの作成

Open MPWのページで、新しいプロジェクトを作成するをクリック。
QuickstartのFollow <URL> to create a newrepositoty. で示されているURLをクリック。
エラーになる場合は、Sign in ボタンをクリックしてGitHubアカウントにログインする。
Create a new repository のページで、Repository nameを入力。
Create repositoryボタンをクリック。
Code ボタンをクリックし、URLをコピー。
Ubuntu のターミナルからRepositoryのクローンを作成。
```
cd OpenLane   // 作業ディレクトリに移動（好きな名称でよい）
git clone コピーしておいたURL
```
ローカルリポジトリが作成される。後は、Quickstartの説明に従って操作を続ける。以下は、2023.07時点での実行例（ここでは、作業ディレクトリをOpenLane、リポジトリのプロジェクト名をtest01とする）

[参考] 再度、ローカルリポジトリを作成する場合
1. GitHubにサインインして、左欄のリポジトリリストから、プロジェクト用のリポジトリをクリック。
2. Codeボタンをクリックして、URLをコピー。
3. git clone を実行。
~/.bashrc をテキストエディタで開いて、下記の内容を追加する（フルカスタム設計環境用に既に設定している場合は不要）。
```
export OPENLANE_ROOT=$(pwd)/dependencies/openlane_src
export PDK_ROOT=$(pwd)/dependencies/pdks
export PATH=$PATH:~/.local/bin
export PDK=sky130A
```
Ubuntuのターミナルで以下の作業を実施。
```
source ~/.bashrc
cd ~/OpenLane/test01
mkdir dependencies
make setup
```
実行結果メッセージに、下記のような表示があればOK。
```
Successfully installed ***
Version *** enabled for the sky130 PDK.
make[1]: ディレクトリ 'OpenLane/test01' から出ます
```
[参考] click（Pythonコマンドライン引数解析ライブラリ）が無いというエラーが出るようなら、下記のようにインストールしてから、make setup を再度実行する。
```
pip install click
pip list | grep click    // バーションの確認
```

サンプルプロジェクトのシミュレーション

サンプルプロジェクト（カウンタ）で設計フローを流してみる。

RTL(Register Tranfer Level)記述ファイルの確認

cd ~/作業ディレクトリ（OpenLane）/プロジェクト名(test01)/verilog/rtl
ls -l

テキストエディタ等で中身を確認すると、

user_proj_example.v がサンプルのRTL記述となっている。io_oebビットを0にすると、対応するio_outのビットがイネーブルとなる。

user_project_wrapper.v がラッパーの記述になっている。user_project_wrapper は、Caravelの各インタフェースとRTL記述のポート接続を行っている。

/*--------------------------------------*/
/* User project is instantiated  here   */
/*--------------------------------------*/

より下の部分に、user_proj_example.vのポートとCaravelのポートの接続が書かれている（ここでは、そのままでよい）。

[参考] 設計された回路は、user_project_wrapper（またはuser_analog_project_wrapper）に搭載され、user_project_wrapperは、Caravelハーネスに搭載されチップとなる。通常のチップ設計では、パッドとIO回路をチップの周辺に並べて設計したコアに繋ぎこむ作業があるため手間がかかるが、Caravelでは少しの設定とコマンドで実行できる。

RTL記述とuser_project_wrapper.v を読み込むための設定を確認。
```
cd ~/OpenLane/test01/verilog/includes
more includes.rtl.caravel_user_project
```
インクルードするファイルのリストが確認できる。
IOポートのモード設定
```
cd ~/OpenLane/test01/verilog/dv
cp -rf io_ports user_proj_example
cd user_proj_example
mv io_ports.c user_user_proj_example.c
more user_user_proj_example.c
```
8ポートが、GPIO_MODE_USER_STD_OUTPUT という出力モードに設定されている。
テストベンチ（シミュレーション用のRTL記述）の作成
```
mv io_ports_tb.v user_proj_example_tb.v
```
テキストエディタで user_proj_example_tb.v の内容を確認。
- module io_ports_tb; を modeule user_proj_example_tb; に変更
- assign mprj_io_0 = mprj_io[7:0]; // ピンアサインを変更した場合（ここでは変更なし）
- dumpfile ("io_ports.vcd"); を dumpfile ("user_proj_example.vcd"); に変更
- dumpvars s(0, io_ports_tb); を dumpvars s(0, user_proj_example_tb); に変更
- spiflash #( .FILENAME("io_ports.hex") を spiflash #( .FILENAME("user_proj_example.hex") に変更

RTLシミュレーションの実行
下記のコマンドにより、RTLシミュレーション（論理合成するの前のシミュレーション）が実行される。
```
cd ~/作業ディレクトリ（OpenLane）/プロジェクト名(test01)/
make verify-user_proj_example-rtl
```
下記のように結果がUbuntuの端末に表示される。エラーが出た場合は、テストベンチ user_proj_example_tb.v を確認する（サンプルなのでRTL記述やwrapperにはエラーがないはず）。
シミュレーション結果の確認
シミュレーションが成功したら ~/作業ディレクトリ（OpenLane）/プロジェクト名(test01)/verilog/dv/user_proj_example/ の配下に、シミュレーション結果のダンプファイル(Value Change Dump)が作成される。下記のように、Gtkwave（VCD表示ソフトウエア）で、波形表示することができる。
```
gtkwave verilog/dv/user_proj_example/RTL-user_proj_example.vcd
```
1. モジュール欄（左側上）で、user_proj_exampleを選択。
2. 信号欄（左側下）で、mprj_io_0[7:0], clock, RSTBをダブルクリック。
3. 表示信号リスト（左から2列目）で、mprj_io_0[7:0] （8bit表示）をダブルクリックして1bit表示に展開
4. 横軸を調整して波形を拡大
波形をよく見ると、300usでCSB = 0（チップセレクト）がかかり、350usあたりからカウンタの出力が始まっているが、00h - 4Eh は出力していない（原因は不明）。

サンプルプロジェクトのコンパイル

RTL(Register Tranfer Level)記述ファイルの確認
```
cd OpenLane/プロジェクト名(test01)
less verilog/rtl/user_proj_example.v
```
確認したら、qキーで終了。
RTL記述のレイアウトの作成
```
make user_proj_example
```
[SUCCESS]: Flow complete. と表示されれば成功。
user_project_wrapperへの搭載
```
make user_project_wrapper
```
[SUCCESS]: Flow complete. と表示されれば成功。
レイアウトの確認
作成したuser_proj_example のレイアウトを Klayoutで確認する。
```
klayout gds/user_proj_example.gds &
```
配線が多すぎてベタ塗り状態に見えるので、適当にレイヤーをダブルクリックして（右側欄）、表示をOFFにしてみるか、レイアウトを拡大してみると配線とトランジスタのパターンが見えてくる。レイヤー欄で、太字表示になっているのが、レイアウトに使用されているレイヤー。