Self-Align Silicides Process
サリサイド・プロセスの概要
セルフアラインMOSFETのゲートは、ポリシリコンで作られるため、抵抗はあまり小さくなりません。また、ソース・ドレインの拡散層は、MOSFETの微細化に伴い薄くなっているため、これも余分な寄生抵抗の原因となります。配線抵抗は、RC充放電により集積回路の動作速度を制限する主要因であるため出来るだけ小さくしたいものです。Salicide プロセスと呼ばれる方法は、ソース、ドレイン拡散層を形成後TiやW等シリコンと反応する金属を載せてシリコンが露出している部分（ソース、ドレイン、ゲート）のみシリコンとの合金（シリサイド）を形成させるというCoolな方法です。（・・・私は実際に試したことありません、耳学問です。）
SUPREM 入力ファイルの説明
下の Salicide Process Description に Salicide プロセスの記述例を示しました。このプロセス記述ファイルには、グラフ出力コマンドも一緒に書き込まれていますので、シミュレーションの進行とともにデバイスの構造が描かれていきます。このシミュレーションは、数十分で終了するでしょう。
SUPREM の実行とストラクチャファイルの解析
以下に、解析例を示します。青い点線が活性ドナー濃度です。緑がポリシリコン、水色がSiO2、赤がTi、ピンクがTiシリサイドです。
図１ ゲート酸化、ゲートパターン、およびゲートポリの酸化
図２ LDDイオン注入とLTO堆積
図３ サイドウオール形成
図４ ソース、ドレイン・イオン注入
図５ Ti堆積
図６ シリサイド化
図７ Tiエッチング
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